可重构阵列处理器上HEVC流水线并行化设计与实现

doi:10.13873/J.1000-9787(2023)10-0095-04

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可重构阵列处理器上HEVC流水线并行化设计与实现

更新时间：2025-09-11

- 可重构阵列处理器上HEVC流水线并行化设计与实现
- Issue 10, Pages: 95-98+102(2023)
- 作者机构：
  
  1. 西安邮电大学电子工程学院
  2. 西安科技大学安全科学与工程学院
  3. 西安邮电大学计算机学院
- 作者简介：
- 基金信息：
- DOI：10.13873/J.1000-9787(2023)10-0095-04
  CLC： TN919.81;TP332
- Published：2023
- 稿件说明：
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[J]. 2023, (10): 95-98+102.
DOI：

[J]. 2023, (10): 95-98+102. DOI： 10.13873/J.1000-9787(2023)10-0095-04.

摘要

为了解决新一代高效视频编码(HEVC)标准中计算复杂度大幅增加导致的编码速度降低问题和专用硬件实现编码器灵活性差的问题，提出了一种基于可重构阵列处理器的HEVC流水线并行化实现方法。该方法将编码块的处理过程划分为不同的流水线等级，根据算法特性设计流水线并行映射方案，并基于可重构阵列处理器的握手机制设计流水线调度方式，使得同一时刻各流水级并行处理不同的编码块，从而加速视频图像的编码过程。实验结果表明：该方案与非流水线实现相比，编码时间减少了约66%;与在现场可编程门阵列(FPGA)上通过模式决策并行化实现加速的方案相比，编码时间减少了18%;与HEVC官方测试模型HM16.8相比，平均PSNR值增加了0.021 9 dB。

Abstract

关键词

Keywords

references

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