为了降低无线传感器网络(WSNs)成本，设计了一种低面积部分并行8级流水的低密度奇偶校验(LDPC)码译码器。针对最小和(MS)算法校验节点信息值计算复杂度高而导致硬件资源消耗过多的问题，提出一种新的计算校验节点信息值的算法。该算法只需计算变量节点传递到校验节点信息的绝对值最小值。与MS算法相比，降低计算复杂度66.6%。现场可编程门阵列(FPGA)综合结果表明：校验节点面积减少43%

路由面积减少30%

变量节点面积减少21%。在使用55 nm CMOS工艺下，译码器时钟频率600 MHz

信噪比4.4 dB条件下，数据吞吐率29 Gbps

面积1.7 mm

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